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DEEP SUBMICRON CMOS TECHNOLOGY AND DESIGN CHALLENGES
ICVC : International Conference on VLSI and CAD
1989 .01
Deep Submicron CMOS ASIC에서 다중 구동 게이트를 갖는 배선회로 해석 기법 ( An Analysis Technique for Interconnect Circuits with Multiple Driving Gates in Deep Submicron CMOS ASICs )
전자공학회논문지-C
1999 .12
Deep submicron PMOSFET의 Scaling 방법
대한전자공학회 학술대회
1995 .12
Deep Submicron PMOSFET의 Scaling 방법 ( Scaling Methodology of Deep Submicron P-MOSFET )
대한전자공학회 학술대회
1995 .11
SUBMICRON DEVICE RELIABILITY RESEARCH
ICVC : International Conference on VLSI and CAD
1989 .01
고에너지 이온주입에 의한 Triple-well과 Twin-well구조에서 래치업 예방을 위한 해석
대한전자공학회 학술대회
1998 .06
고에너지 이온주입에 의한 Triple-well과 Twin-well구조에서 래치업 예방을 위한 해석 ( An Analysis of Latch-up immunity on Triple-well and Twin-well architecture using a high energy ion implantation )
대한전자공학회 학술대회
1998 .07
CMOS Latch-up 현상의 실험적 해석 ( Experimental Analysis of CMOS Latch-up Phenomena )
대한전자공학회 학술대회
1985 .01
Reliability and Power Estimation of Deep Submicron VLSI Circuits
ICVC : International Conference on VLSI and CAD
1997 .01
Deep Implementation을 이용한 CMOS 소자의 제작 및 측정 ( The Fabrication and Evaluation of CMOS Device Using Deep Implantation )
대한전자공학회 학술대회
1985 .01
Submicron 소자를 위한 고속열처리 공정 ( Rapid Thermal Processing for Submicron Devices )
특정연구 결과 발표회 논문집
1988 .01
Submicron 소자를 위한 고속열처리 공정 ( Rapid Thermal Processing for Submicron Devices )
한국통신학회 학술대회논문집
1988 .01
Submicron에서의 소자 기술 동향
전자공학회지
1991 .09
Optical Resist Process Technology for Deep-Submicron Patterning
대한전자공학회 워크샵
1991 .01
차세대 CMOS 소자의 래치업 전류 최소화를 위한 모의 모델 해석
대한전자공학회 학술대회
1998 .06
차세대 CMOS 소자의 래치업 전류 최소화를 위한 모의 모델 해석 ( An Analysis on the Simulation Model for Minimization of Latch-Up Current of Advanced CMOS Devices )
대한전자공학회 학술대회
1998 .07
Submicron 이미지 분석을 이용한 수화물 분석방법
콘크리트학회지
2019 .05
Submicron Device에서의 Hot-Carrier 열화에 관한 연구
대한전자공학회 학술대회
1998 .06
Submicron Device에서의 Hot-Carrier 열화에 관한 연구 ( A Study of Hot-Carrier Degradation on Submicron Device )
대한전자공학회 학술대회
1998 .07
차세대 CMOS구조에서 고에너지 이온주입에 의한 래치업 최소화를 위한 모델 해석 ( An Analysis on the Simulation Modeling for Latch-Up Minimization by High Energy Implantation of Advanced CMOS Devices )
전자공학회논문지-D
1999 .02
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